[Basic Knowledge] Quy trình cơ bản tạo ra vi mạch số

Một quy trình cơ bản để tạo ra một vi mạch số bao gồm các bước chính là phân tích thiết kế, kiểm tra và sửa lỗi, thiết kế vật lý, chế tạo/sản xuất.

Hình 1. Quy trình cơ bản để tạo ra một vi mạch số

1. Phân tích thiết kế (Design Analyzation)

Phân tích thiết kế bao gồm hai công đoạn chính là phân tích cấu trúc và mô tả mã nguồn.
Phân tích cấu trúc thiết kế là phân tích sơ đồ khối, sơ đồ tín hiệu giao tiếp, mạch nguyên lý, giản đồ định thời,... dựa trên các yêu cầu thiết kế. Các thông tin này được thể hiện bằng các hình vẽ  hoặc mô tả. Các phần mềm có thể sử dụng là Microsoft Ofice (Microsoft), Open Office (Sun Microsystems) hoặc Kingsoft Office (Kingsoft),...

Hình 2. Minh họa cách biểu diễn sơ đồ tín hiệu giao tiếp, sơ đồ khối và mạch nguyên lý

Mô tả mã nguồn, thường gọi là mô tả RTL code, là sử dụng ngôn ngữ mô tả phần cứng để mô tả thiết kế dựa trên các phân tích cấu trúc đã thực hiện. Hai ngôn ngữ mô tả phần cứng thông dụng là Verilog và VHDL. Phần mềm có thể sử dụng là các trình soạn thảo có sẵn trong các phần mềm thiết kế hoặc Notepad++, EmEditor, VI, VIM, XEmacs, conTEXT, ...

Hình 3.  Một đoạn RTL code viết bằng ngôn ngữ Verilog mô tả cho mạch nguyên lý 

Sau khi đã hoàn thành RTL code, người thiết kế cần thực hiện kiểm tra các quy định về cú pháp (syntax), luật thiết kế vi mạch số (Design rule) hoặc các luật riêng của các phần mềm thiết kế,... Phần mềm có thể sử dụng là LEDA (Synopsys), NC-Verilog (Cadence) dùng cho thiết kế hướng ASIC hoặc Quartus II (Altera), Vivado (Xilinx) dùng cho thiết kế trên FPGA. 

Hình 3. Minh họa kiểm tra syntax và design rule với phần mềm LEDA - Synopsys

Kết quả chính của bước phân tích thiết kế:

• Bản phân tích mạch nguyên lý của thiết kế
• Các tập tin mã nguồn (RTL code)
• Tài liệu mô tả thiết kế  

2. Kiểm tra và sửa lỗi (Verification and Debug)

Kiểm tra và sửa lỗi là công đoạn thực hiện mô phỏng thiết kế trên các phần mềm chuyên dụng. Có hai cấp độ mô phỏng là mô phỏng mã nguồn, hay mô phỏng mức RTL code, và mô phỏng mức cổng.

Mô phỏng mức RTL code là thực hiện mô phỏng thiết kế đối với RTL code. Công việc chính của bước này là mô phỏng chức năng mà không tính đến định thời và độ trễ vật lý của các tín hiệu.

Mô phỏng mức cổng là thực hiện mô phỏng thiết kế sau khi tổng hợp và sau khi layout. Công việc chính của bước này là mô phỏng chức năng có tính đến định thời và độ trễ của các tín hiệu.

Phần mềm sử dụng có thể là VCS (Synopsys), ModelSim hay Questa Sim (Mentor Graphic), Verilogger Extreme (SynaptiCAD), Verilogger Pro (SynaptiCAD),Veriwell (Wellspring) ... 

Hình 5. Waveform khi chạy mô phỏng 1 thiết kế trên Questa SIM

Kết quả chính của bước này gồm:

• Môi trường mô phỏng của thiết kế
• RTL code đã được sửa lỗi và đảm bảo thực thi đúng chức năng sau khi thực hiện mô phỏng mức RTL code
• Các file tổng hợp và layout đã được sửa lỗi và đảm bảo thực thi đúng chức năng thiết kế và định thời sau khi thực thi mô phỏng mức cổng.  

3. Thiết kế vật lý (Physical Design)

Thiết kế vật lý thực hiện hai công đoạn chính là tổng hợp và layout. Tổng hợp là biên dịch RTL code trên một thư viện công nghệ xác định để tạo ra tập tin netlist. Phần mềm sử dụng để biên dịch có thể là Design Compiler (Synopsys), EncounterTM RTL Compiler (Cadence), Leonardo Spectrum (Mentor Graphics),...

Layout là sử dụng netlist để bố trí vị trí các thành phần logic trên một diện tích xác định để tạo thành bản thiết kế của lõi chip. Phần mềm layout có thể sử dụng là IC Compiler (Synopsys), Encounter Digital Implementation (Cadence), IC Station (Mentor Graphic),...

Kết quả chính của bước này gồm:

• Sau tổng hợp: file netlist
• Sau layout: file .gds
• Các file liên quan khác  

Hình 6. Sơ đồ mạch của một thiết kế sau khi tổng hợp

Hình 7. Nội dung của một file netlist sau khi tổng hợp thể hiện sự kết nối của các cell thư viện

Hình 8. Minh họa bản layout của một chip

4. Chế tạo/sản xuất

Quy trình chế tạo và sản xuất chip trải qua nhiều công đoạn, trong đó, hai công việc chính là chế tạo các lõi chip trên wafer và đóng gói chip.

Chế tạo các lõi chip trên wafer là công đoạn sử dụng kết quả sau bước layout để chế tạo ra các lõi chip.

Đóng gói chip là cắt riêng từng lõi chip trên wafer và mỗi lõi chip được đóng gói trong một vỏ để tạo thành chip hoàn chỉnh. Kết quả của bước này là vi mạch (chip).  

Hình 9.  Các lõi chip trên wafer

Hiện nay, ở Việt Nam, không có công ty nào làm về chế tạo wafer cho vi mạch, chỉ có Intel là làm khâu đóng gói. Các công ty ở Việt Nam chỉ tuyển dụng và làm bước 1, 2 và 3. Trong đó, công việc về Verification và thiết kế vật lý là nhiều nhất.