Ở phần trước, chúng ta đã nắm bắt các nguyên lý cơ bản của công nghệ Chiplet cũng như động lực thúc đẩy sự ra đời của xu hướng này trong ngành bán dẫn. Trong phần tiếp theo, chúng ta sẽ đi sâu phân tích cơ chế giao tiếp giữa các die (Die-to-Die Interconnects), yếu tố then chốt quyết định hiệu năng và sự thống nhất của toàn bộ hệ thống.
1. Giao tiếp giữa hai chip SoC
Trước khi phân tích cơ chế giúp các chiplet phối hợp vận hành như một thực thể đơn khối (Monolithic), chúng ta cần hiểu làm thế nào để hai vi mạch độc lập có thể thiết lập liên kết dữ liệu. Về cơ bản, việc trao đổi dữ liệu giữa các chip dựa trên các giao thức tiêu chuẩn (Standard Protocols) như SPI, I²C, UART, hay PCIe, ... Ngay cả các tín hiệu thông qua chân GPIO cũng phải tuân thủ các nguyên lý đã được quy định chặt chẽ.
 |
| Hình 1. Giao tiếp giữa các chip và thành phần ngoại vi |
2. Giao tiếp Die-to-Die (D2D)
Nguyên tắc liên kết Die-to-Die (D2D) về bản chất tương đồng với cơ chế giao tiếp giữa SoC và các thành phần ngoại vi rời rạc. Điều này đồng nghĩa với việc thiết lập liên kết dữ liệu bắt buộc phải dựa trên các giao thức tiêu chuẩn (Standardized Protocols). Tuy nhiên, điểm khác biệt cốt lõi nằm ở việc tối ưu hóa lớp vật lý (PHY) để đạt được băng thông cực cao và độ trễ cực thấp, tiệm cận với hiệu suất của các kết nối nội tại bên trong một chip đơn khối.
Giao tiếp Die-to-Die (D2D) giữa các chiplet được chia thành hai phần chính dựa trên yêu cầu về băng thông và chức năng:
- Giao diện tốc độ thấp (Low-speed Interface): Đóng vai trò là kênh điều khiển và quản lý hệ thống. Nhiệm vụ cốt lõi bao gồm truyền tải thông số cấu hình, thực thi quy trình bắt tay (handshaking), đồng bộ hóa trạng thái vận hành, và nhận diện cấu trúc chiplet (Discovery). Các giao diện này thường triển khai dựa trên các tiêu chuẩn như I3C, SPI, QSPI hoặc các tín hiệu GPIO tùy biến.
- Giao diện tốc độ cao (High-speed Interface): Được thiết kế để đáp ứng các kịch bản đòi hỏi băng thông cực lớn (High bandwidth) và độ trễ cực thấp (Ultra-low latency). Đây là luồng dữ liệu chủ đạo (Data Path) phục vụ cho việc truyền tải dữ liệu lớn như đồ họa, xử lý video thời gian thực, và các thao tác truy xuất bộ nhớ tốc độ cao (như DRAM/HBM). Các chuẩn giao tiếp chuyên dụng cho sẽ được trình bày ở phần kế tiếp.
 |
| Hình 2. Kiến trúc giao tiếp Die-to-Die (D2D) cơ bản |
- Bộ điều khiển Link (Link controller) là RTL code.
- Giao tiếp BUS: Hỗ trợ các chuẩn kết nối nội bộ như CHI, AXI, CXS, Wishbone, Avalon ...
- Mô hình giao dịch (Transaction Model): Quản lý các luồng trao đổi dữ liệu.
- Đóng gói dữ liệu (Packetization): Chuyển đổi dữ liệu thành các gói tin (packets) tiêu chuẩn.
- Kiểm soát luồng (Flow Control): Điều phối tốc độ truyền dẫn và ngăn ngừa tràn bộ đệm.
- Quản lý trạng thái liên kết (Link State Management): Giám sát các chế độ vận hành (Active, Sleep, Power-down) của đường truyền.
- PHY
- PHY controller (RTL code)
- Bắt tay giữa Link và PHY (Link-PHY Handshake): Giao thức phối hợp tín hiệu giữa tầng liên kết và tầng vật lý (ví dụ: chuẩn RDI hoặc CPI).
- Quản lý trạng thái PHY (PHY State Management): Điều khiển trình tự khởi tạo và duy trì ổn định cho lớp vật lý.
- Analog (hard macro) PHY: hoạt động như bộ chuyển đổi Số - Tương tự (Digital-Analog Converter) để chuyển đổi dữ liệu logic thành các tín hiệu điện vật lý để truyền dẫn trên kết nối D2D.
 |
| Hình 3. Cấu trúc cơ bản của thiết kế D2D |
 |
| Hình 4. Các chuẩn giao tiếp D2D |
 |
| Hình 4. Bảng thống kê các chuẩn giao tiếp D2D |
3.1. UCIe - Universal Chiplet Interconnect Express
- Website: https://www.uciexpress.org
- Loại hình: Tiêu chuẩn mở (Open Standard).
- Phạm vi đặc tả: Định nghĩa toàn diện cả bộ điế khiển Link, bao gồm lớp giao thức (protocol), lớp điều phối (adapter), và lớp vật lý (PHY).
- Giao diện chuẩn hóa: Xác định các giao thức kết nối tiêu chuẩn giữa lớp giao thức và lớp điều phối (FDI - Flit-aware D2D Interface), cũng như giữa lớp điều phối và lớp vật lý (RDI - Raw D2D Interface).
- Điểm loại trừ: Không định nghĩa giao diện BUS nội bộ. Giao tiếp BUS này tùy thuộc vào thiết kế riêng của từng nhà phát triển IP.
 |
| Hình 5. Giao thức UCIe |
3.2 BoW - Bunch of Wires
- Website: https://www.opencompute.org/
- Loại hình: Tiêu chuẩn mở
- Phạm vi đặc tả: Định nghĩa cả phần link controller, bao gồm lớp giao dịch (transaction) và lớp liên kết (link) – theo đặc tả Open Domain Specific Architecture (ODSA), và lớp vật lý (PHY).
- Giao diện chuẩn hóa: Xác định các giao thức tiêu chuẩn giữa tầng giao dịch và tầng liên kết (TLI - Transaction Link Interface), cũng như giữa tầng liên kết và lớp vật lý (LPI _ Link Physical Interface).
- Điểm loại trừ: Không định nghĩa giao diện BUS nội bộ kết nối với BUS hệ thống.
 |
| Hình 6. Giao thức BoW |
- Website: Trang chủ Intel (Hiện được duy trì bởi liên minh CHIPS Alliance).
- Loại hình: Tiêu chuẩn mở.
- Phạm vi đặc tả: Chỉ định nghĩa lớp vật lý (PHY), trong đó bao gồm AIB Adapter như một cấu phần tích hợp của bộ điều khiển PHY (PHY Controller).
- Điểm loại trừ: Không định nghĩa lớp liên kết (Link Layer) hay giao diện BUS.
 |
| Hình 7. Giao thức AIB |
- Website: https://www.oiforum.com
- Loại hình: Tiêu chuẩn mở.
- Phạm vi đặc tả: Chỉ định nghĩa lớp vật lý (PHY), tập trung vào các đặc tính giao diện và truyền dẫn tín hiệu điện. Chủ yếu giải quyết các yêu cầu về SerDes (Bộ tuần tự hóa/Giải tuần tự hóa) cho các khoảng cách truyền dẫn khác nhau, chẳng hạn như XSR (Khoảng cách cực ngắn) và MCM (Mô-đun đa chip).
 |
| Hình 8. Chuẩn CEI-112G |
Việc lựa chọn tiêu chuẩn liên kết D2D: Việc xác định các chuẩn và giao thức giao tiếp Die-to-Die (cả Low-speed và High-speed) linh hoạt tùy theo mục tiêu sản phẩm, bao gồm cả các giải pháp tùy chỉnh nội bộ (In-house/Proprietary IP). Tuy nhiên, tính tương thích vật lý, khả năng mở rộng hệ sinh thái và lộ trình công nghệ (Roadmap) phải được xem xét ngay từ giai đoạn định nghĩa kiến trúc (Architectural Definition) trước khi lựa chọn chuẩn để sử dụng.
- Quy mô và mật độ giao tiếp D2D: Số lượng các kênh giao tiếp D2D không bị giới hạn bởi các quy tắc cố định. Cấu hình cụ thể về số lượng lane (Kênh truyền dữ liệu trên giao tiếp D2D), băng thông tổng thể và loại giao diện được tính toán dựa trên yêu cầu thông lượng dữ liệu (Throughput), kiến trúc phân tầng hệ thống và chiến lược phân vùng chức năng (Functional Partitioning) giữa các die.
- Xem xét giữa chuẩn nội bộ và chuẩn mở: Việc triển khai các giao thức nội bộ cho phép tối ưu hóa chuyên sâu về băng thông, hiệu năngvà độ trễ. Tuy nhiên, cách tiếp cận này tạo ra rào cản lớn về tính tích hợp giữa các nhà cung cấp IP và hệ thống.
Ngược lại, việc áp dụng các tiêu chuẩn mở (như UCIe, BoW) đảm bảo khả năng tương tác liên thông (Interoperability), giảm thiểu rủi ro thiết kế và thúc đẩy sự phát triển của hệ sinh thái Chiplet mở giữa các nhà sản xuất khác nhau.
Lịch sử cập nhật:
1) 2026.02.27 - Tạo lần đầu - Quan Nguyen
0 bình luận:
Đăng nhận xét